[VHDL] ハードウェアプログラミング

2008年5月 7日 09:21 滑稽者 | 個別ページ | コメント(0) | トラックバック(1)

大学の実験にて、VHDLを用いたハードウェアプログラミングの演習をした。

実験端末Linux(Red Hat)環境にて、
emacsでコード記述⇒シミュレーションテスト⇒ネットリスト(回路設計)を繰り返した。

具体的に設計した回路は、

and2.vhd　--二入力のAND回路
or_2.vhd　--二入力のOR回路
dff.vhd　--D-フリップフロップ

それによって、状態遷移図の遷移状態から記述する動作記述及びステートマシーンとして扱う構造記述の二種の回路を設計した。

課題問題では以下のような状態遷移図が与えられ
(画像)

これに対するハードウェアプログラミングを行った。
動作記述(state3.vhd)とカルノー図を用いて導出した論理式(*1)による構造記述(state.4)は以下となる。

*1

以下に記述したプログラムをメモしておく。VHDLによるプログラミングは初めてであり、冗長であったり遠回りな手法を使っている部分が多々見当たる。これは今後の改善します。

state3.vhd　--課題回路の動作記述

library IEEE;
use IEEE.std_logic_1164.all;
use WORK.all;

entity state_machine3 is
	port(x0, x1 : in std_logic;
	     clock : in std_logic;
	     reset : in std_logic;
	     y0, y1 :out std_logic);
end state_machine3;

architecture behave of state_machine3 is

type states is (st1, st2, st3, st4);
	signal present_state : states;
	signal next_state : states;

begin
	clkd : process(clock, reset, reset)
	begin
		if (reset = '1') then         
			present_state <= st1;
		elsif (clock'EVENT and clock = '1') then
			present_state <= next_state;
		end if;
end process clkd;

state_trans : process(present_state, x0, x1)

begin
	case present_state is 
		when st1 =>
			if(x0 = '0' and x1 = '1') then
				y0 <= '1';
				y1 <= '1';
				next_state <= st2;
			else
   				y0 <= '0';
				y1 <= '1';
				next_state <= st1;
			end if;
			
		when st2 =>
			if(x0 = '0' and x1 = '0') then
				y0 <= '0';
				y1 <= '1';
				next_state <= st3;
			elsif(x0 = '1' and x1 = '0') then
				y0 <= '0';
				y1 <= '0';
				next_state <= st2;
			else
   				y0 <= '1';
				y1 <= '0';
				next_state <= st2;
			end if;
			
		when st3 =>
			if(x0 = '0' and x1 = '1') then
				y0 <= '1';
				y1 <= '1';
				next_state <= st1;
			elsif(x0 = '1' and x1 = '0') then
				y0 <= '1';
				y1 <= '0';
				next_state <= st4;
			else
   				y0 <= '1';
				y1 <= '1';
				next_state <= st3;
			end if;

when st4 =>
			y0 <= '0';
			y1 <= '1';
			next_state <= st1;
		
		end cace;
end process state_trans;
	
end behave;

state4.vhd　--課題回路の構造記述

library IEEE;
library IEEE;
use IEEE.std_logic_1164.all;
use WORK.all;

entity state_machine4 is
	port(x0, x1 : in std_logic;
	     clock : in std_logic;
	     reset : in std_logic;
	     y0, y1 :out std_logic);
end state_machine4;

architecture structure of state_machine4 is

component re1
		port(a : in std_logic;
		     e : out std_logic);
	end component;

component and2
		port(a, b : in std_logic;
			e : out std_logic);
	end component;

component and3
		port(a, b, c : in std_logic;
			e : out std_logic);
	end component;
	
	component and4
		port(a, b, c, d : in std_logic;
			e : out std_logic);
	end component;
	
	component or_2
		port(a, b : in std_logic;
			e : out std_logic);
	end component;

component or_3
		port(a, b, c : in std_logic;
			e : out std_logic);
	end component;
	
	component or_4
		port(a, b, c, d : in std_logic;
			e : out std_logic);
	end component;
	
	component dff
		port( d : in std_logic;
		      clock, reset : in std_logic;
		      q, qn : out std_logic);
	end component;

signal q0_out, q1_out, qn0_out, qn1_out : std_logic;
	signal a0_out, a1_out, a2_out, a3_out, a4_out, a5_out, a6_out, a7_out, a8_out, a9_out : std_logic;
	signal o0_out, o1_out, o2_out, o3_out : std_logic;
	signal not_x0, not_x1 : std_logic;

begin

not0 : re1 port map (a => x0, e => not_x0);
	not1 : re1 port map (a => x1, e => not_x1);
  
	dff0 : dff port map( d => o0_out, clock => clock, reset => reset, q => q0_out, qn => qn0_out);
	dff1 : dff port map( d => o1_out, clock => clock, reset => reset, q => q1_out, qn => qn1_out);

a0 : and4 port map( a => qn0_out, b => qn1_out, c => not_x0, d => not_x1, e => a0_out );
	a1 : and4 port map( a => q0_out, b => q1_out, c => not_x0, d => not_x1, e => a1_out);
	a2 : and3 port map( a => q0_out, b => q1_out, c => x0, e => a2_out);
	a3 : and3 port map( a => q0_out, b => q1_out, c => x1, e => a3_out);
	a4 : and3 port map( a => qn0_out, b => q1_out, c => x0, e => a4_out);
	a5 : and2 port map( a => not_x0, b => not_x1, e => a5_out);
	a6 : and2 port map( a => q0_out, b => qn1_out, e => a6_out);
    
	o0 : or_3 port map( a => a0_out, b => a1_out, c => a2_out, e => o0_out);
	o1 : or_4 port map( a => a3_out, b => a4_out, c => a5_out, d => a6_out, e => o1_out);

--temp for y0, y1
    a7 : and3 port map( a => qn0_out, b => qn1_out, c => x1, e => a7_out);
    a8 : and3 port map( a => q0_out, b => q1_out, c => x1, e => a8_out);
    a9 : and2 port map( a => qn0_out, b => q1_out, e => a9_out);
    
	o2 : or_2 port map( a => q0_out, b => a7_out, e => o2_out);
	o3 : or_2 port map( a => a8_out, b => a9_out, e => o3_out);
--temp

y0 <= o2_out;
	y1 <= o3_out;

end structure;

直、動作記述には自分で定義した多入力AND回路、OR回路、NOT回路を別途に作成し、これを使っている。

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